Desain Arsitektur Kontroler Logika Fuzzy Kompak Enam Kanal untuk Motor Servo Robot Manipulator dengan Metode Multiplek berbasisTeknologi FPGA (Field Programmable Gate Array)
| Main Author: | Siswoyo, Bambang |
|---|---|
| Format: | Thesis NonPeerReviewed |
| Terbitan: |
, 2015
|
| Subjects: | |
| Online Access: |
http://repository.ub.ac.id/161058/ |
Daftar Isi:
- Penggunaan robot dalam industri manufaktur bertujuan agar proses-proses yang dilakukan secara manual dapat bekerja secara otomatis; terutama pekerjaan yang memerlukan ketelitian proses yang tinggi, daerah kerja yang berbahaya, memerlukan proses yang berulang-ulang untuk mendapatkan produk dengan kualitas produksi yang seragam serta alasan-alasan lainnya. Pada umumnya, komputer secara khusus telah disediakan oleh produsen robot dan berpasangan dengan mekanik robot karena telah didesain bersesuaian dengan geometri robot tersebut, terutama pada bagian piranti perangkat kerasnya. Pada sistem robot berbasis komputer, proses-proses yang dilakukan adalah: algoritma kontrol servo, algoritma inverse kinematic, aplikasi bahasa pemrograman untuk robot serta aplikasi perangkat lunak lainnya. Pengembangan algoritma kontrol servo pada umumnya diimplementasikan berupa perangkat lunak yang dieksekusi oleh komputer bersama-sama dengan perangkat keras tambahan. Selain itu, komputer juga melakukan pemrosesan algoritma inverse kinematic untuk menentukan berapa besarnya sudut untuk masing-masing dari keenam sendi, agar end-effector diposisikan pada ruang tiga dimensi secara tepat yang diperoleh melalui model matematik dari geometri robot tersebut. Kepresisian gerakan end-effector pada robot manipulator untuk industri manufaktur ditentukan oleh sistem kontrol servo pada setiap sendinya. Gerakan robot manipulator memiliki kecenderungan tidak dapat diprediksi yang diakibatkan oleh gangguan yang terjadi pada end-effector bersifat dinamis dikarenakan tool bergerak kesegala arah sesuai dengan pengerjaan proses pada material kerjanya. Dengan demikian, hal tersebut dapat dipecahkan oleh kontroler servo yang tidak memerlukan fungsi alih dari plant dan dapat menangani masalah-masalah gangguan beban yang bersifat dinamis. Aplikasi dari PC (Personal Computer) sebagai kontroler servo pada robot manipulator, kelemahan-kelemahannya adalah: sistem Servo membebani kinerja komputer; tingkat sampling sangat rendah; menggunakan slot ekpansi Komputer; sistem pengkabelan menjadi rumit; penggantian komputer menjadi sulit. Kontroler logika fuzzy dalam industri manufaktur telah terbukti dapat menyelesaikan masalah-masalah gangguan yang tidak diprediksi tanpa mengetahui fungsi alih pada plant. Terdapat implementasi kontroler logika fuzzy cepat menggunakan teknologi FPGA akan tetapi komponen internal FPGA (FPGA Resources) yang dibutuhkan sangat besar dan menghasilkan tingkat sampling yang tinggi. Namun dalam aplikasinya, pada robot PUMA standar hanya memerlukan tingkat sampling 1kHz. Pada umumnya implementasi kontroler logika fuzzy berbasis FPGA, dilakukan proses secara paralel (concurrent) terutama dibagian proses inferensi aturan IF-THEN, seluruh relasi diimplementasikan secara perangkat keras sehingga membutuhkan komponen internal FPGA paling besar jika dibandingkan dengan proses lainnya. Pada robot manipulator 6 DOF membutuhkan 6 kontroler servo, sehingga kebutuhan komponen internal FPGA akan semakin besar jika diproses secara paralel. Desain arsitektur dari SCC-FLC (Six Channel Compact Fuzzy Logic Controller) pada penelitian disertasi merupakan kontroler logika fuzzy kompak enam kanal yang memerlukan sedikit komponen internal FPGA, karena bekerja secara serial (pipeline) dan menggunakan metode multiplek untuk melayani enam kanal kontrol servo; namun tingkat sampling tiap kanalnya lebih besar dari 1kHz didasarkan pada tingkat sampling standar robot PUMA 700. Untuk mendesain secara keseluruhan SCC-FLC, diawali dengan ix membangun desain arsitektur dari Compact Fuzzy Logic Controller (Compact-FLC, C-FLC) yang merupakan kontroler logika fuzzy kompak satu kanal. Desain arsitektur SCC-FLC diperoleh dengan mengembangkan desain modul FLC-Processor yang merupakan bagian dari C-FLC yang dimultiplek menjadi enam kanal. Desain arsitektur C-FLC dilakukan melalui dua tahapan yaitu: 1. Membagi desain arsitektur menjadi empat modul FPGA yaitu: fuzzyfication; rule_eval; max_defuz; calc_wa, masing-masing memiliki fungsi yang spesifik yang secara keseluruhan merupakan bagian proses dari algoritma FLC mamdani. 2. Dilakukan dengan mendeskripsikan fungsi spesifik ke empat modul FPGA ke dalam perangkat keras melalui bahasa pemrograman VHDL. Waktu proses dari modul FLC-Processor selanjutnya digunakan sebagai referensi waktu dari multiplek pada desain arsitektur SCC-FLC. Tahapan desain arsitektur dari SCC-FLC terdiri dari 4 tahapan yaitu: 1. Modul FLC-Processor (FLC-P) dalam C-FLC digunakan kembali dalam desain arsitektur SCC-FLC, selanjutnya dimodifikasi dan diletakkan diluar C-FLC sebagai modul LUT-MBF. Pada desain arsitektur SCC-FLC secara keseluruhan ditambahkan 6 modul: LUT-MBF, ADC-I, DAC-I, ECEG, SPL dan TAC yang memiliki fungsi spesifik agar dapat memproses algoritma FLC secara multiplek. 2. Menentukan sejumlah saluran masukan dan keluaran pada setiap modul termasuk jenis, arah dan jumlah bitnya. Operasi fungsi modul ditentukan pada langkah ini dalam hal interkoneksi antar modul. 3. Menentukan operasi fungsi dari modul sesuai dengan algoritma dari desain arsitektur SCC-FLC. 4. Menentukan urutan proses pada setiap kanal agar dapat memperkirakan waktu proses untuk enam kanal berdasarkan waktu proses dari modul FLC-P. Pengujian secara simulasi menggunakan frekwensi pewaktu (clock) 50mhz; jumlah fuzzyset fungsi keanggotaan E=CE=16, menghasilkan waktu proses untuk masing-masing modul yaitu: ?????=?????? untuk modul fuzzyfication, ??????=??????? untuk modul rule_eval, ??????=????? untuk modul max_defuz, ?????=????? untuk modul calc_wa. Berdasarkan waktu proses, dapat diperoleh model matematik untuk karakteristik tingkat sampling. Model matematik tersebut adalah: (1)−??=??? (?????, ??????, ??????, ?????) (6)−??1=106?? (2)−?????=(29+2.????+2.?????).?? (7)−??1=1000??1 (3)−??????=(2+3.????.?????).?? (8)−??6=106(6×??) (4)−??????=(2+????).?? (9)−??6=1000??6 ?? (5)−?????=30,5.?? dengan ??(??) waktu jeda antar kanal multiplek; ?????(??) waktu proses modul fuzzyfication; ??????(??) waktu proses modul rule_eval; ??????(??) waktu proses modul max_defuz; ?????(??) waktu proses modul calc_wa, ??1(???) tingkat sampling satu kanal; ??1(??) waktu sampling satu kanal; ??6(???) tingkat sampling enam kanal, ??6(??) waktu sampling enam kanal. Hasil pengujian pada Compact-FLC secara simulasi, diperoleh tingkat sampling sebesar 64,94khz atau periode sampling 15,4μs, dioperasikan pada frekwensi 50 MHz. Berdasarkan dari model matematik karaktersitik tingkat sampling dengan jumlah fuzzyset untuk fungsi keanggotaan E=CE=16 dan dioperasikan pada frekwensi sebesar 50 MHz; diperoleh tingkat sampling (sampling rate) dari SCC-FLC sebesar 10,82kHz (periode sampling 92,4 μs), dimana telah melebihi target (>1kHz) sebagai kontroler motor servo robot manipulator 6 DOF yaitu sebesar 10,82 kali lipatnya. Hasil penelitian disertasi ini adalah sebuah konsep baru Kontroler Logika Fuzzy Kompak enam kanal (Six Channel Compact-FLC) berbasis FPGA dengan metode x multiplek untuk kontroler servo robot manipulator. Konsep ini mengoptimalkan penggunaan FPGA resource yang seminimal mungkin dengan desain arsitektur secara pipeline. Selain itu, akan mendukung: sistem kontrol terdistribusi, sistem modular pada konsep arsitektur terbuka dalam sistem kontrol robot industri berbasis PC, yang ditempatkan pada posisi Interface Layer. Dengan mengembangan PC sebagai kontroler servo robot manipulator, industri tidak perlu bergantung sepenuhnya kepada vendor tertentu. Karena tidak membutuhkan slot ekpansi, sistem kontroler robot industri bisa menjadi lebih portabel dengan menggunakan komputer yang tidak tersedia slot ekpansi seperti laptop dan lain sebagainya. Dengan demikian, akan memudahkan perawatan karena s