Pengkodean Reed Solomon Menggunakan FPGA secara Simulasi
| Main Author: | Bina Pratomo |
|---|---|
| Format: | Book |
| Bahasa: | ind |
| Terbitan: |
LAPAN
, 2012
|
| Subjects: | |
| Online Access: |
http://repository.lapan.go.id//index.php?p=show_detail&id=6031 http://repository.lapan.go.id//lib/phpthumb/phpThumb.php?src=../../images/docs/siptekgan_XVI.PNG.PNG |
Daftar Isi:
- Reed Solomon merupakan teknik pengkoreksian data yang banyak digunakan di bidang komunikasi untuk validasi dan koreksi data yang dikirim dari perangkat pengirim data ke peranagkat penerima. Paper ini membahas implementasi pengkodean Reed Solomon pada perangkat pengirim data mneggunakan IC FPGA Xilinx secara simulasi menggunakan software Isim dan desain rangkaian FPGA menggunakan ISE. IP core diatur (diseting) parameternya, yangberupa jumlah simbul 8 bit, field polimonial 285, jumlah simbol per codeword (n) 7 byte ; masukkan berupa jumla informasi (k) 3 byte ; menghasilkan keluaran berupa timing diagram.data hasil pengkodean FPGA dibandingkan dengna data hasil pengkodean dari software simulasi Reed Solomon berbasis java mendapatkan output yang sama
- Hlm. 76-83