Perancangan arsitektur VLSI untuk pengolahan sinyal digital (2019)
Buku ini bertujuan memperkenalkan pendekatan dan metodologi dalam perancangan arsitektur VLSI untuk aplikasi pemrosesan sinyal digital (DSP). Buku ini menggunakan acuan utama [3] dan [4]. Buku ditujukan untuk lebih mudah memahami referensi tersebut dan lebih dapat mengaplikasikannya pada berbagai kasus. Pada bagian awal buku, dijelaskan berbagai representasi grafis algoritma DSP. Representasi grafis diperlukan untuk mempermudah melakukan analisis pemrosesan suatu algoritma sehingga dapat dieksploitasi dalam hal concurrency dari pemrosesan. Representasi grafis juga digunakan untuk mempermudah pemetaan algoritma ke hardware. Representasi grafis yang dijelaskan seperti Diagram Blok, Signal Flow Graph (SFG), Data Flow Graph (DFG), Dependece Graph (DG), dan Reduced Dependence Graph (RDG). Selanjutnya, buku menjelaskan juga ukuran kinerja sebuah arsitektur, seperti speed , area, dan konsumsi daya. Selain itu, dijelaskan juga batasan optimasi yang dapat dilakukan dalam bentuk ukuran Iter ation Bound. Selanjutnya, berbagai jenis arsitektur diperkenalkan untuk melakukan optimasi kinerja yang ada. Beberapa arsitektur dan metode perancangan yang diperkenalkan adalah arsitektur pipeline, para lel, reti ming, unfolding, folding, systolic array , dan lainnya. Perancangan diarahkan untuk implementasi arsitektur dengan teknologi Application Specific Integrated Circuit (ASIC). Buku juga menjelaskan cara mengukur kinerja arsitekturarsitektur tersebut, seperti throughput, maksimum frekuensi, latency, delay, dan lainnya. Pada apendiks buku juga ditampilkan beberapa contoh implementasi arsitektur menggunakan bahasa verilog.